TSVベースの3次元積分回路

3D統合回路技術の中心的な目標は、垂直方向のチップを垂直に積み重ねて2Dの物理的限界を突破し、同時に、高密度、高性能、高信頼性、低コストの包括的な要件を満たすことです.

これを達成するには、このプロセスは、チップ領域を最小限に抑え、データ伝送帯域幅を増やすための小さな直径TSVアレイを使用するなど、TSVの高さと寄生性静電容量を減らし、高速および低電力のデバイスのニーズを満たすためにTSVの高さと寄生性容量を減らし、{4} {4} {4} {4} {4}を促進するために、TSVの高さと寄生性容量を削減するために、TSVの高さと寄生性の容量を抑えて、{4}}を促進します。熱力学と電気の安定性、およびプロセス障害を減らすためのフロントエンドおよびバックエンドプロセス（FEOL/BEOL）との3次元統合プロセスの互換性を確保する{.}

典型的な銅（CU）TSV製造プロセスは、穴のエッチング、断熱層の堆積、接着層、拡散バリア層の堆積、種子層の調製、電気めっき塗りつぶし材材料をカバーし、シリコンウェーハの薄く、高予測の整列と結合テクノロジーを組み合わせて、マルチレイヤーチップインタークネクションを完成させる必要があります。ボンディング、既知の良好なチップ（KGD）スクリーニング、および不均一なダイスタッキング戦略には、3D統合テクノロジーの大規模アプリケーションへの進化を促進するためのパフォーマンス、収量、コストのバランスをとるプロセスが必要です.

この記事では、主にTSVベースの3D統合回路の関連知識を紹介します。これは次のように説明されています。

TSV製造シーケンスの分類とプロセス特性

3次元積分回路スタッキング法

3次元積分回路結合

TSV製造シーケンスの分類とプロセス特性

統合回路プロセスにおけるTSV（Strue-Silicon Via）の位置によれば、その製造シーケンスは3つのカテゴリに分割できます。

1. via First

プロセスシーケンス：TSVは、CMOSフロントエンドプロセス（FEOL）の前に製造されます。つまり、TSVエッチング、断熱層の堆積、導電性材料充填（ポリシリコンやタングステンなど）が空白のシリコンウェーハで完成し、トランジスタとインターセクト層が製造されます{1}}

コア機能：材料の選択：後続のCMOSプロセスでTSV構造の損傷を避けるために、1000度を超える高温（ポリシリコン、タングステンなど）に耐える必要があります.

接続：TSVは、タングステンプラグを介して金属の最初の層（M1）と相互接続されており、TSVの隣接する層は直接結合できないため、平面相互接続層{.}によって遷移する必要があります。

利点：単純化されたプロセス（拡散バリア/種子層の必要はありません）、良好なサーマルマッチング（ポリシリコンCTEはシリコンに近い）、高アスペクト比TSV（20：1以上）.のサポート

制限：高い抵抗率（ポリシリコン/タングステン抵抗は銅よりもはるかに高く）、大きなTSV直径（1〜5μm）、限られた柔軟性{.

2.経由の中間プロセス

プロセスシーケンス：TSVは、CMOSフロントエンドプロセス（FEOL）が完了し、バックエンドプロセス（BEOL）が完了した後に製造されます。つまり、トランジスタが製造された後にTSVが挿入され、TSVがマルチレイヤーのインターコネクト.} .の前に挿入されます。

主な機能：

材料の選択：優れた電気特性（低抵抗、低寄生容量）を備えた銅（Cu）充填が好ましいが、銅汚染​​を防ぐために複雑な拡散バリア層が必要である{.

接続：TSVはM1レイヤーと直接相互接続されており、設計の柔軟性が高くなりますが、最適化されたCMPプロセス（タングステンプラグを損傷することなく銅を除去するための高い選択性）.

利点：標準のCMOSプロセスと互換性があり、TSVアスペクト比は均一であり、高層金属接続（MNなど）をサポートし、高性能要件.に適しています。

制限：銅の熱膨張係数（CTE）は、シリコンの熱膨張係数とは大きく異なります。これは、熱応力を引き起こすのが簡単です. TSVエッチングは金属層を避ける必要があり、多くの設計制約.があります.があります

3.最後にプロセス

プロセスシーケンス：TSVは、CMOS郵便処理（BEOL）の完了後に製造されます。これは、2つのサブカテゴリに分かれています。

フロントとリアのバイアスの結合：Beolが完成した後、TSVが製造され、チップが接着され、ダウンゲージされます.

VIASによるポストボンディング：TSVが製造される前に薄いウェーハは結合され、電気めっきまたはホットプレスボンディング.によって層間接続が実現されます。

主な機能：

材料の選択：銅は主流のフィラー材料であり、TSV直接結合（Cu-Cuホットプレスボンディングなど）をサポートし、接続強度が高く.

接続：TSVは、レイヤー（E {{.} g {.}、mnからmn）に直接接続できますが、誘電層エッチングの課題を解く必要があります（e . g .、低k材料の横方向の広がり）.}

利点：TSVは場所が柔軟であり、不均一なチップスタッキングをサポートし、高密度統合に適しています.

制限：エッチングプロセスは複雑で（誘電体/シリコンの複数の層に浸透する必要があります）、CMPは最終的な金属層と互換性がある必要があります。

4.プロセス比較と選択ベース

パフォーマンスの優先順位：中穴（銅TSV）は、高速および低電力シナリオに適しています。最初のVia（Polysilicon/Tungsten）は、高温プロセスの互換性に適しています.

費用に敏感：スルーホールプロセスは、包装コストを削減するためにウェーハメーカーによってプレハブ化できます.リアスルーホールを複雑にエッチングする必要があり、コストは.高いです

設計の柔軟性：中VIAは高層金属接続をサポートし、リアバイアスは層全体で直接結合を可能にしますが、最初のVIAは固定位置.に制限されます

信頼性：最初のスルーホールの熱応力は低く、銅拡散の問題は中央のスルーホールで解決する必要があり、2番目のスルーホールは誘電層.のエッチング損傷を最適化する必要があります。

3次元積分回路結合

3D統合回路では、チップからチップへの結合のスタッキング方法は、相互接続密度、熱散逸性能、およびプロセスの複雑さに直接影響し、主に前面から前（F2F）と前後（F2B）.の2つのモードに分割されます。

1.前面（F2F）スタッキング

構造的特徴：上部チップが下向きに反転し、下部チップの前面が直接結合され、デバイスレイヤーは互いに反対側に配置されます.

高密度の相互接続：TSVに加えて、上部と低いチップは金属製の隆起によって直接接着でき、相互接続の数をTSV制限を超え、プロセスを簡素化し、信頼性を向上させることができます.}

プロセスの柔軟性：セカンダリディスクサポートを必要とせずにダウンゲージの前に上部ダイを接着できます.

主な制限：

熱の課題：デバイスには、統合後の小さな層間隔と高密度があるため、熱散逸設計を強化する必要があります.

限られた多層拡張：スタックが2層を超える場合、上部チップをF2Bモードに変換する必要があり、金属バンプの相互接続を連続的に使用することはできません{.}

2.フロントバック（F2B）スタッキング

構造的特徴：上部チップは上向きに保たれ、下部チップは背面に結合され、デバイスレイヤーは{.}順番に配置されます。

コアの利点：熱排水の最適化：シリコン基板は、熱散逸を強化するために2つのデバイス層の間にあります.

多層互換性：プロセスフローを繰り返し拡張でき、3つ以上のレイヤーでチップを積み重ねるのに自然に適しています.

主な制限：プロセスの複雑さ：上部チップを事前に薄くする必要があり、ディスクを支援する必要があります{.相互接続はTSVに依存しています：層間相互接続はTSVの数によって完全に決定されます。

3.スタッキングメソッド選択基準

2層スタッキングファーストF2F：金属バンプの相互接続の使用を最大化し、コストを削減し、プロセスを合理化する.

3層以上で必須のF2B：プロセススケーラビリティを保証しますが、ハイブリッドモード（E {. g .、F2Fが最初と最後のレイヤーのF2F、中間層のF2B）と組み合わせることができます.}

機能要件駆動型：特定のアプリケーション（E {. g .、センサー、光電子統合）が必要になる場合があり、機能設計.に従ってスタッキング方法を選択する必要があります。

F2Fは相互接続密度とプロセスのシンプルさに優れており、2層スタッキングに適しています。 F2Bは、熱最適化と多層互換性を通じて複雑な統合を支配します。これを柔軟に組み合わせてパフォーマンスとコストのバランスをとることができます.

3次元積分回路結合

3D統合回路の製造では、結合法の選択は、主に3つのモード（D2D）、チップツーワーファー（D2W）、ウェーハからワーファー（W2W）.}}}}}}の3つのモードに分割される収量、コスト、プロセス効率に直接影響します。

チップからチップ（D2D）結合

コア機能：単一のチップは、単一のチップ.に直接接着されます

アドバンテージ：

収量の最適化：障害のあるチップは、結合前に拒否される可能性があります。

柔軟性の高い：さまざまなサイズのチップのスタッキングに適応して、小型サイズのチップの無駄を減らす.

制限：

効率が低い：時間のかかるチップごとの結合、限られたアライメント精度（通常5〜10μm）.コスト感受性：小さなバッチまたは高価値チップに適しているため、大規模な生産効率は.}}}}

チップツーワーファー（D2W）結合

コア機能：単一のチップが完全なウェーハ.に結合されます

アドバンテージ：

効率の向上：ウェーハが固定された後、チップは繰り返し結合され、負荷時間を短縮.

降伏制御：ウェーハとチップの両方を事前にテストし、失敗領域をスキップしてコストを削減できます.

制限：

熱応力リスク：チップと接着チップは、信頼性に挑戦する複数の高温プロセスを受ける必要があります.

複雑なプロセス：チップとウェーハの間の熱膨張係数（CTE）の正確な制御が必要です{.

3. wafer-to-wafer（w2w）結合

コア機能：完全なウェーハと完全なウェーハの1回限りの結合.利点：

最高の効率：大量生産に適した単一のアライメントでのフルウェーハ結合.

より少ない熱プロセス：1つの高温プロセスのみが必要であり、熱応力のリスクは低い.

制限：

降伏リスク：拒否前の欠陥の失敗が、単一層の収量.の低いため、全体的なコストが急増します。

サイズの制限：上部および下部ディスクのサイズは厳密に一致する必要があります。そうしないと、領域は.}を無駄にします

4.ボンディングメソッド選択戦略

D2Dアプリケーションシナリオ：積み上げチップの収量は大きく変動し、サイズの違いが重要であるか、カスタマイズされた低容量生産が必要です.

D2Wバランスの取れた選択：中規模の生産と厳密な熱管理要件を備えたシナリオに適したバランスの取れた効率と収量制御.

W2W効率の優先度：ウェーハサイズが一致し、収量が非常に高い場合にのみ使用されます（e {. g {.、99％以上）。

ボンディング方法の選択は、コスト、収量、熱安定性、および小型チップまたは高利回りシナリオの寸法互換性{.に基づいている必要があります。