Finfetプロセスにおけるフローフィンの形成

平面トランジスタからFinfetsへのFinfets（Finfets）の進化は、統合回路のパフォーマンスと効率を改善するために設計された高度なトランジスタアーキテクチャです。従来の平面トランジスタを3次元構造に変換することにより、短チャネル効果を低減し、より小さく、より速く、電力消費性の低いトランジスタを可能にします。この記事では、シリコン基板から始まり、FINの製造で終わるFinfet製造プロセスを紹介します。

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1。初期準備と表面処理

ウェーハクリーニング
処理が開始される前に、シリコンウェーファーは、表面に不純物や汚染物質がないことを確認するために、徹底的な洗浄プロセスを受ける必要があります。このステップは、高品質のFinfetデバイスを取得するために重要です。

パッド酸化物層の成長。次に、二酸化シリコン（SIO2）の非常に薄い層がシリコン表面で熱的に成長し、パッド酸化物層として機能します。この層は、シリコン基板を後続の処理から保護するだけでなく、その後の窒化シリコンの堆積に適したインターフェイスを提供します。

窒化シリコンの堆積
その後、窒化シリコン（SIN）の層が、化学蒸気堆積（CVD）またはその他の方法により、パッド酸化物層の上に堆積します。窒化シリコンはここで二重の役割を果たします。それは、シリコンエッチングを導くためにフィンを形成するためにハードマスク（HM）として機能します。また、CMP（化学機械的研磨）停止層として機能し、STI酸化物の平面化プロセスが基礎となる材料を過剰に測定しないようにします。

2。SADPテクノロジーの適用

22 nmや14 nmなどの高度なノードではフィン間隔が非常に小さいため、単一の193 nmの浸漬リソグラフィは必要なレベルの細かさを達成できないため、パターン密度を高めるために自己調整二重パターン（SADP）テクノロジーが導入されました。
SADP偽パターン層の堆積
第一に、一時的な材料の層（例えば、アモルファスシリコンa-Si）が窒化シリコンハードマスクの上に堆積して、「偽の」パターン層として機能します。材料には、後続のステップで基礎となる窒化シリコンおよびサイドウォールスペーサー材料と区別するために、非常に選択的なエッチング特性が必要です。
フォトレジストのアプリケーションと露出
フォトレジストの均一な層が積み重ねられた構造全体に適用され、特定のラインスペースパターンマスクを使用して露出し、フィンの近似位置を定義します。このパターンは、参照されるエッチングプロセスの予感になります。
パターンは誤ったパターン層に転送されます
露出したフォトレジストは、フィンの最初の「偽の」パターンを形成するために開発されています。これらのパターンは、窒化シリコン表面に到達するまでプラズマエッチングにより、基礎となるアモルファスシリコン層に伝達されます。

フォトレジストを削除します
エッチングが完了したら、フォトレジストを削除する必要があります。通常、次のステップに向けて準備するためのストリッピングとクリーニングステップで構成されます。このステップにより、後続のプロセスに影響を与える残基がないことが保証されます。
コンフォーマルスペーサーの堆積

ALDを使用して、すべての表面を均等に覆うコンフォーマル誘電層（SIOX）を堆積させ、その後のエッチングリトリートステップでサイドウォールスペーサーを形成します。このレイヤーの選択は、フィンの最終形状にとって重要です。

0040-13865 Booy 200mmチャンバー生産者
バックをエッチングしてスペーサーを形成します
異方性乾燥エッチングは、コンフォーマル誘電層で行われ、ウェーハ表面に垂直な側壁の誘電層のみを残し、スペーサーが形成されます。これらのスペーサーは、最終的に実際のフィンのパターン化されたテンプレートになります。アモルファスシリコンが誤ったパターン材として使用される場合、KOH溶液を使用して、酸化シリコンスペーサーまたはその下の窒化シリコンハードマスクにほとんど影響を与えないアモルファスシリコンを除去できます。
偽のパターンを削除します
非常に選択的なエッチャントを使用して、酸化シリコンスペーサーやその下のシリコン窒化物ハードマスクを損傷することなく、アモルファスシリコンの誤ったパターンを除去します。これにより、二重密度スペーサーパターンのフォトリソグラフィが残り、これはその後のフィンに対応します。

3.フィンパターンは洗練されています

マスクアプリケーションの切断

フォトレジストは再びコーティングされ、どのエリアがフィンとして保持され、どの領域を除去する必要があるかを定義する目的でフォトエッチングされます。このステップは、フィンの正確なレイアウトを決定します。

スペーサーパターニング
反応性プラズマエッチングテクノロジーを使用して、窒化シリコンハードマスクへの影響を最小限に抑えながら、不要なスペーサーが選択的に除去されます。

ひれはしばらく覆われています
残りのスペーサーは、一次シリコンエッチングステップのマスクとして使用されます。このステップは、フィンの形状とサイズを直接決定するため、理想的なフィン構造を取得するためにエッチングパラメーターをしっかりと制御する必要があります。エッチングプロセス中に、パッド酸化物が最初に除去され、次にシリコンフィンが窒化シリコンハードマスクのパターンに従ってエッチングされます。 14nmプロセスチップの場合、最小フィンピッチは42nmほど小さくなります。

これらのステップは、シリコン基板からフィン形成への典型的なFinfetプロセスの流れの一部を形成します。プロセス全体には、高性能の低電力統合回路を達成することを目的とした複数の洗練されたエンジニアリングおよび技術的課題が含まれます。テクノロジーが進むにつれて、Finfetプロセスは、より小さな機能サイズとより高いレベルの統合に対応するために進化しています。各ステップは、最終製品の最適な品質とパフォーマンスを確保するために慎重に設計されています。